안녕하세요^^ 베네모아 입니다. 오늘은 반도체 노드와 게이트 개념 정리를 하는 동시에 트랜지스터, 다이(DIE) 및 하나의 웨이퍼에서 생산할 수 있는 칩의 개수 등에 대해 전반적으로 정리해보도록 하겠습니다. 현대 반도체 기술은 EUV 노광을 통해 수십억 개의 트랜지스터를 새기고, HBM 기술로 병목 현상을 해결하며, 칩렛 구조로 수율과 확장성을 동시에 잡는 등 복합 기술의 절정에 이르렀습니다.
반도체 노드와 게이트 개념 정리
반도체 업계에서 노드(Node)란 본래 게이트의 길이를 의미했습니다. 게이트란 트랜지스터 구조에서 전압이 인가되는 포인트로 ON/OFF 기능을 위한 스위치 역할을 해줍니다.
무어의 법칙에 따라 게이트의 길이가 줄어드는 방향으로 기술이 개발되어 왔고 그동안 노드가 게이트의 길이와 거의 1대1 매칭되어 왔으나 오늘날의 공정 노드 명칭은 그저 마케팅/브랜딩 명칭에 더 가깝고 더이상 매칭되지 않습니다.
예를 들어, 과거 90나노 노드의 게이트 길이가 약 90나노였다면 오늘날 많이 듣는 TSMC 5나노 공정의 실제 게이트는 약 20~25나노 / 삼성 3나노 GAA의 실제 게이트는 약 16~20나노 수준입니다. 즉, 5나노 3나노라고 해서 게이트의 길이가 5나노 3나노가 아니라는 것이며 이러한 1:1 매칭은 22나노 이후부터 깨졌습니다. 참고로 DUV Arf 193nm로 구현 가능한 선폭은 40~50나노가 한계라고 하며 이를 극복하기 위해 사용하는 것이 멀티패터닝이죠.
정리하면 요즘에 부르는 나노 단위의 공정 노드 개념은 mm²당 ‘트랜지스터의 밀도(집적도)’를 의미하는 마케팅적 표현이고, 작은 단위로 내려갈 수록 더 많은 트랜지스터, 더 높은 전력 효율 그리고 더 빠른 스위칭 속도 등을 포괄적으로 내재한다고 보시면 됩니다. 참고로 FINFET, GAA 등의 트랜지스터 구조가 여기서 활용됩니다.
| 공정 노드 단위 | 실제 게이트 길이 | 트랜지스터 구조 |
| 90나노 | 약 90나노 | 플래너 CMOS |
| 65나노 | 약 35~40나노 | 플래너 CMOS |
| 45나노 | 약 25~30나노 | 플래너 CMOS |
| 32나노 | 약 20~25나노 | 플래너 CMOS |
| 22나노 | 약 18~22나노 | FINFET 도입 시작(인텔 최초) |
| 14나노 | 약 16~20나노 | FINFET |
| 10나노 | 약 15~17나노 | FINFET |
| 7나노 | 약 13~16나노 | FINFET |
| 5나노 | 약 11~14나노 | FINFET |
| 3나노 | 약 10나노 이하 | GAA |
| 2나노 | 약 6~8나노 예상 | GAA(나노시트), 연구 단계 |
게이트와 트랜지스터의 관계 정리
게이트(GATE)는 우선 2가지로 분류하여 정리해야 합니다.
- 스위치 역할을 하는 게이트
트랜지스터는 드레인, 소스, 게이트 총 3개의 단자로 구성되어 전류의 흐름을 제어하는데, 여기서 게이트라는 용어가 사용되며 스위치 역할을 한다고 이해하면 쉽습니다. 참고로 게이트에 전압을 가하는 순간 NMOS는 드레인에서 소스로, PMOS는 반대인 소스에서 드레인으로 전류가 이동합니다.
- 논리 게이트(LOGIC GATE)
AND, OR, NOT, NAND 같은 논리 연산을 수행하는 블록을 지칭하는 용어로 ‘논리 게이트’를 사용하는데 이 때의 게이트는 여러 개의 트랜지스터로 구성된 단위라고 이해하면 쉽습니다. 논리 게이트의 종류 마다 구성되는 트랜지스터의 개수가 다른데요.
예를 들어, NOT 게이트는 2개 / NAND, NOR 게이트는 4개 / AND 게이트는 6개 / XOR 게이트는 8~12개 등이 들어가며 통상 (논리) 게이트 하나 당 보수적으로 4~5개의 트랜지스터가 들어간다고 보시면 되겠습니다.
예를 들어, 50억 개(5B)의 논리 게이트가 있다면 트랜지스터의 평균 개수는 50억 X 5개 = 250억 개(25B) 정도 된다고 볼 수 있죠. 실제 기업별 대표 칩들의 트랜지스터 개수를 정리하면 아래와 같습니다.
| 대표칩 | 공정 노드 | 트랜지스터 수(대략) |
| 애플 M1 | 5나노 | 약 160억 개 |
| 애플 M2 | 5나노 | 약 200억 개 |
| 엔비디아 GH100 | 4나노 | 약 800억 개 |
| AMD ZEN 4 CCD | 5나노 | 약 63억 개(1 CCD) |
다이 크기와 한 장의 웨이퍼에서 생산 가능한 칩의 개수는?
다이(DIE)란 하나의 반도체 칩 단위를 의미하며 크기도 다양합니다. 웨이퍼 면적은 직경 300mm로 고정된 경우가 많기 때문에 다이 크기가 정해지면 웨이퍼 내에서 생산 가능한 다이의 개수가 대략적으로 정해지게 됩니다.
다이의 개수 = 웨이퍼 면적(300mm 기준 약 70,685㎟) ÷ 다이 면적(크기)
이러한 공식을 사용하면 하나의 웨이퍼 안에서 50㎟ 크기의 작은 칩은 약 1200~1300개, 100㎟ 정도의 SOC는 600~700개, 300㎟ 짜리 고성능 GPU는 200~250개 그리고 600㎟ 같은 거대한 AI 칩(예, H100)은 약 100~120개 정도 생산이 가능합니다. 물론 수율에 따라 일정 비율 버려지게 되지만 말이죠.
정리하자면 300mm 웨이퍼 1장에서 생산 가능한 다이는 최소 수백에서 수천 개(이론상)이며, 다이의 면적이 클수록 수율이 좋지 못해 생산 비용이 대폭 늘어나게 됩니다. 엔비디아 H100 같은 칩들은 1개의 가격이 수천만원에 달할 정도니 상관관계를 외우기 좋겠습니다.
글로벌 기업 대표 칩들의 다이 크기 및 웨이퍼당 생산 개수
글로벌 상용 칩들의 다이 면적에 따른 웨이퍼당 다이 개수와 수율 및 용도를 정리해보겠습니다.
| 칩 이름 | 다이 면적 | 웨이퍼당 다이 개수 | 수율 | 칩 용도 |
| 인텔 XEON ICE LAKE | 약 480㎟ | 약 108개 | 약 66% | 서버용 CPU |
| 구글 TPU v4 | 약 700㎟ | 약 80개 | 미공개 | AI 가속기 |
| 삼성 EXYNOS 2100 | 약 120㎟ | 약 600개 | 미공개 | 모바일 SoC |
| AWS Tranium2 | 약 800㎟ | 약 20개 | 미공개 | AI 가속기 |
| 엔비디아 H100 | 약 814㎟ | 약 80개 | 약 50% | AI 학습/추론 및 데이터센터 |
| 엔비디아 A100 | 약 826㎟ | 약 64개 | 약 50% | AI 학습/추론 및 데이터센터 |
| 엔비디아 RTX 4090 | 약 609㎟ | 약 90개 | 약 70% | 게이밍 GPU |
| 엔비디아 RTX 5090 | 약 763㎟ | 약 72개 | 미공개 | 차세대 게이밍 GPU 및 AI 연산 |
지금까지 반도체 노드와 게이트의 개념에 대해 정리하는 동시에 트랜지스터, 다이 그리고 웨이퍼 당 생산 개수 등 여러 가지 내용에 대해 요약해봤습니다. 필자의 경우 반도체 직군에 약 7년 넘게 종사하면서도 이러한 부분에 대한 지식이 거의 전무했는데요. 이번 기회에 공부할겸 서치도 해보고 이렇게 블로그로 정리도 하게 되었습니다. 우연히 제 글을 보신 분들이 있다면 도움이 됐기를 바라고 반도체 업계가 쭉 잘 되기를 바랍니다~
